快科技 6 月 17 日音讯，三星电子在 2026 年 VLSI 大限制集成电路沟通会上晓示山南塑料挤出机价格，民众次杀青栅间距 42nm 的 3D 堆叠场应晶体管（3D Stacked FET）。

传统逻辑芯片依靠削弱晶体管横向间距升迁集成度，但若尺寸握续压缩，薄层缘层易产生走电侵犯。3D 堆叠 FET 将本来并列放手的 N 型和 P 型晶体管盘曲堆叠，表面上倍面积可容纳两倍晶体管。

三星示意，这办法已在 NAND 闪存的 V-NAND 和 DRAM 的 HBM 中赢得考据，这次是次在逻辑半体域杀青。

三星在盘曲晶体管中均给与三层堆叠纳米片沟谈策画。42nm 栅间距低于此前业界 48nm 的小记载。征询团队还通过中间介质阻碍层料理盘曲晶体管电气阻碍问题山南塑料挤出机价格，并愚弄 RBC 胜利浮现盘曲晶体管。

三星瞻望该工夫将用于 AI 和能运筹帷幄（HPC）的下代逻辑芯片。征询团队示意，隔热条PA66垂直堆叠结构可使同面积晶体管数目倍增山南塑料挤出机价格，电力和能表面上可获两倍升迁。三星决策陆续进生意化征询。

晶体管从平面到 FinFET 再到环栅，三代演进齐在升迁电流截至精度。3D 堆叠 FET 改走垂直门道，成为下代芯片制程的要道工夫。

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